同步和異步
異步邏輯主要用組合邏輯來實現(xiàn)控制，容易因時鐘傳遞延時不一致而產(chǎn)生毛刺。如果可能盡量改成同步邏輯。當輸出信號用于RESET,CLEAR,PRESET時最好改成同步的！同步邏輯用的門數(shù)比異步邏輯多，但對Altera芯片來說同步和異步用的是同樣多的LC或MC。
CLIQUE的應(yīng)用
CLIQUE有利于高速設(shè)計，應(yīng)用于有相關(guān)性的邏輯，把設(shè)計分成小模塊更容易實施CLIQUE。但是Apply CLIQUE at the whole design = No CIQUE at all !!!
組合邏輯設(shè)計
組合邏輯容易設(shè)計，但要注意處理好毛刺，不要用加固定延時的方式來處理毛刺，最好分析出毛刺產(chǎn)生的原因，然后重新設(shè)計新的電路。
編譯
為節(jié)省時間，可以選擇模塊，不必所有的都的過程都使用。Smart Recompile可以縮短重新編譯的時間。也可以選擇WYSIWYG綜合方式。并去掉只有定時仿真時需要的SNF Timing Extractor部分。 Setup/Hold Time
仿真時可以檢查Setup/Hold Time，如果發(fā)現(xiàn)有問題，要調(diào)整輸入的時鐘頻率，特別要注意實際電路的頻率不能導致該問題！ 設(shè)計高速電路
當電路的頻率比較低時，可以查其Delay Path,查處較大延遲的地方，在可能的地方加入DFF，移動DFF等。純組合邏輯時延會比較大。 三態(tài)門
Altera 只提供I/O引腳的三態(tài)門，不提供內(nèi)部的三態(tài)門。內(nèi)部三態(tài)門被轉(zhuǎn)化成多路選擇器。 Altera指出：其實內(nèi)部三態(tài)門毫無意義。 |
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