摘要：介紹了利用硬件描述語言VHDL設(shè)計(jì)的一種基于CPLD的PWM控制電路,該ＰＷＭ控制電路具有PWM開關(guān)頻率可調(diào),同側(cè)２路信號互鎖、延時(shí)時(shí)間可調(diào)、接口簡單等特點(diǎn),可應(yīng)用于現(xiàn)代直流伺服系統(tǒng)。
關(guān)鍵詞：PWM控制電路 CPLD VHDL
在直流伺服控制系統(tǒng)中,通過專用集成芯片或中小規(guī)模的數(shù)字集成電路構(gòu)成的傳統(tǒng)ＰＷＭ控制電路往往存在電路設(shè)計(jì)復(fù)雜,體積大,抗干擾能力差以及設(shè)計(jì)困難、設(shè)計(jì)周期長等缺點(diǎn)因此ＰＷＭ控制電路的模塊化、集成化已成為發(fā)展趨勢。它不僅可以使系統(tǒng)體積減小、重量減輕且功耗降低,同時(shí)可使系統(tǒng)的可靠性大大提高。隨著電子技術(shù)的發(fā)展,特別是專用集成電路（ＡＳＩＣ）設(shè)計(jì)技術(shù)的日趨完善,數(shù)字化的電子自動(dòng)化設(shè)計(jì)（ＥＤＡ）工具給電子設(shè)計(jì)帶來了巨大變革,尤其是硬件描述語言的出現(xiàn),解決了傳統(tǒng)電路原理圖設(shè)計(jì)系統(tǒng)工程的諸多不便。針對以上情況,本文給出一種基于復(fù)雜可編程邏輯器件（ＣＰＬＤ）的ＰＷＭ控制電路設(shè)計(jì)和它的仿真波形。
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為了實(shí)現(xiàn)直流伺服系統(tǒng)的Ｈ型單極模式同頻ＰＷＭ可逆控制,
該設(shè)計(jì)可得到脈沖周期固定（用軟件設(shè)置分頻器Ｉ９可改變ＰＷＭ開關(guān)頻率,但一旦設(shè)置完畢,則其脈沖周期將固定）、占空比決定于控制信號、分辨力為１／２５６的ＰＷＭ信號。Ｉ８模塊為脈寬鎖存器,可實(shí)現(xiàn)對來自微機(jī)的控制信號ｄ[７：０]的鎖存,ｄ[７：０]的向量值用于決定ＰＷＭ信號的占空比。ｃｌｋ本地晶振在經(jīng)Ｉ９分頻模塊分頻后可為ＰＷＭ控制電路中Ｉ１２計(jì)數(shù)器模塊和Ｉ１１延時(shí)模塊提供內(nèi)部時(shí)鐘。Ｉ１２計(jì)數(shù)器在每個(gè)脈沖的上升沿到來時(shí)加１,當(dāng)計(jì)數(shù)器的數(shù)值為００Ｈ或由０ＦＦＨ溢出時(shí),它將跳到００Ｈ時(shí),ｃａｏ輸出高電平至Ｉ７觸發(fā)器模塊的置位端,Ｉ７模塊輸出一直保持高電平。當(dāng)Ｉ８鎖存器的值與Ｉ１２計(jì)數(shù)器中的計(jì)數(shù)值相同時(shí),信號將通過Ｉ１３比較器模塊比較并輸出高電平至Ｉ７模塊的復(fù)位端,以使Ｉ７模塊輸出低電平。當(dāng)計(jì)數(shù)器再次溢出時(shí),又重復(fù)上述過程。Ｉ７為ＲＳ觸發(fā)器,經(jīng)過它可得到兩路相位相反的脈寬調(diào)制波,并可實(shí)現(xiàn)互鎖。Ｉ１１為延時(shí)模塊,可防止橋路同側(cè)對管的導(dǎo)通,Ｉ１０模塊為脈沖分配電路,用于輸出四路滿足設(shè)計(jì)要求的信號。ＣＳ為Ｉ１０模塊的控制信號,用于控制電機(jī)的正反轉(zhuǎn)。
２ 電路設(shè)計(jì)
本設(shè)計(jì)采用的是Ｌａｔｔｉｃｅ半導(dǎo)體公司推出的ｉｓ-ｐｌｅｖｅｒ開發(fā)平臺,該開發(fā)平臺定位于復(fù)雜設(shè)計(jì)的簡單工具。它采用簡明的設(shè)計(jì)流程并完整地集成了Ｌｅｏｎａｒｄｏ Ｓｐｅｃｔｒｕｍ的ＶＨＤＬ綜合工具和ｉｓｐＶＭＴＭ系統(tǒng),因此,無須第三方設(shè)計(jì)工具便可完成整個(gè)設(shè)計(jì)流程。在原理設(shè)計(jì)方面,本設(shè)計(jì)采用自頂向下、層次化、模塊化的設(shè)計(jì)思想,這種設(shè)計(jì)思想的優(yōu)點(diǎn)是符合人們先抽象后具體,先整體后局部的思維習(xí)慣。其設(shè)計(jì)出的模塊修改方便,不影響其它模塊,且可重復(fù)使用,利用率高。本文僅就原理圖中的Ｉ１２計(jì)數(shù)器模塊和Ｉ１１延遲模塊進(jìn)行討論。
計(jì)數(shù)器模塊的ＶＨＤＬ程序設(shè)計(jì)如下：
ｅｎｔｉｔｙ ｃｏｕｎｔｅｒ ｉｓ
ｐｏｒｔ(ｃｌｋ: ｉｎ ｓｔｄ ｌｏｇｉｃ;
Ｑ : ｏｕｔ ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);
ｃａｏ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);
ｅｎｄ ｃｏｕｎｔｅｒ;
ａｒｃｈｉｔｅｃｔｕｒｅ ａ_ｃｏｕｎｔｅｒ ｏｆ ｃｏｕｎｔｅｒ ｉｓ
ｓｉｇｎａｌ Ｑｓ: ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);
ｓｉｇｎａｌ ｒｅｓｅｔ: ｓｔｄ_ｌｏｇｉｃ;
ｓｉｇｎａｌ ｃａｏｌｏｃｋ: ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ(ｃｌｋ,ｒｅｓｅｔ)
ｂｅｇｉｎ
ｉｆ(ｒｅｓｅｔ＝‘１＇)ｔｈｅｎ
Ｑｓ＜＝“００００００００”;
ｅｌｓｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１＇ ｔｈｅｎ
Ｑｓ＜＝Ｑｓ＋‘１＇;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ;
ｒｅｓｅｔ＜＝‘１＇ ｗｈｅｎ Ｑｓ＝２５５ ｅｌｓｅ
‘０＇;
ｃａｏｌｏｃｋ＜＝‘１＇ ｗｈｅｎ Ｑｓ＝０ ｅｌｓｅ
‘０＇;
Ｑ＜＝Ｑｓ;
ｃａｏ＜＝ｒｅｓｅｔ ｏｒ ｃａｏｌｏｃｋ;
ｅｎｄ ａ_ｃｏｕｎｔｅｒ;
圖2 PWM可逆控制電路原理圖
在原理圖中,延遲模塊必不可少,其功能是對ＰＷＭ波形的上升沿進(jìn)行延時(shí),而不影響下降沿,從而確保橋路同側(cè)不會發(fā)生短路。其模塊的ＶＨＤＬ程序如下：
ｅｎｔｉｔｙ ｄｅｌａｙ ｉｓ
ｐｏｒｔ(ｃｌｋ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｉｎｐｕｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ ｄｏｗｎｔｏ ０);
ｏｕｔｐｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ ｄｏｗｎｔｏ ０)
ｅｎｄ ｄｅｌａｙ;
ａｒｃｈｉｔｅｃｔｕｒｅ ａ_ｄｅｌａｙ ｏｆ ｄｅｌａｙ ｉｓ
ｓｉｇｎａｌ Ｑ１,Ｑ２,Ｑ３,Ｑ４: ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ(ｃｌｋ)
ｂｅｇｉｎ
ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１＇ ｔｈｅｎ
Ｑ３＜＝Ｑ２;
Ｑ２＜＝Ｑ１;
Ｑ１＜＝ｉｎｐｕｔ(１);
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ;
Ｑ４＜＝ｎｏｔ Ｑ３;
ｏｕｔｐｕｔ(１)＜＝ｉｎｐｕｔ(１)ａｎｄ Ｑ３;
ｏｕｔｐｕｔ(０)＜＝ｉｎｐｕｔ(０)ａｎｄ Ｑ４;
ｅｎｄ ａ_ｄｅｌａｙ;
圖３為原理圖中的若干信號的波形仿真圖。
３ 結(jié)束語
采用可編程邏輯器件和硬件描述語言,同時(shí)利用其供應(yīng)商提供的開發(fā)工具可大大縮短數(shù)字系統(tǒng)的設(shè)計(jì)時(shí)間,節(jié)約新產(chǎn)品的開發(fā)成本,另外,還具有設(shè)計(jì)靈活,集成度高,可靠性好,抗干能力強(qiáng)等特點(diǎn)。本文設(shè)計(jì)的ＰＷＭ控制電路用于某光測設(shè)備的傳動(dòng)裝置時(shí),取得了良好的效果。
