| 作者：同濟大學微電子中心 章瑋 在對ASIC設計進行FPGA原型驗證時,由于物理結構不同,ASIC的代碼必須進行一定的轉換后才能作為FPGA的輸入。 現(xiàn)代集成電路設計中,芯片的規(guī)模和復雜度正呈指數(shù)增加。尤其在ASIC設計流程中,驗證和調試所花的時間約占總工期的70%。為了縮短驗證周期,在傳統(tǒng)的仿真驗證的基礎上,涌現(xiàn)了許多新的驗證手段,如斷言驗證、覆蓋率驅動的驗證,以及廣泛應用的基于現(xiàn)場可編程器件(FPGA)的原型驗證技術。 采用FPGA原型技術驗證ASIC設計,首先需要把ASIC設計轉化為FPGA設計。但ASIC是基于標準單元庫,FPGA則是基于查找表,ASIC和FPGA物理結構上的不同,決定了ASIC代碼需要一定的修改才能移植到FPGA上。但應該注意到這只是由于物理結構不同而對代碼進行的轉換,并不改變其功能,因此對代碼的這種修改只能限制在一定范圍內。 基本原理 基于FPGA原型驗證的流程 由于FPGA的可編程特性,基于FPGA的原型技術已經(jīng)被廣泛采用。和仿真軟件相比,FPGA的硬件特性可以讓設計運行在較高的頻率上,加速仿真。另一方面,可以在ASIC芯片設計前期并行設計外圍電路及應用軟件,縮短了芯片驗證周期。 FPGA原型驗證和其他驗證方法是不同的,任何一種其他驗證方法都是ASIC驗證中的一個環(huán)節(jié),而FPGA驗證卻是一個過程。由于FPGA與ASIC在結構、性能上各不相同,ASIC是基于標準單元庫,FPGA用的是廠商提供的宏單元模塊,因此首先要進行寄存器傳輸級(RTL)代碼的修改。然后進行FPGA器件映射,映射工具根據(jù)設置的約束條件對RTL代碼進行邏輯優(yōu)化,并針對選定的FPGA器件的基本單元映射生成網(wǎng)表。接著進行布局布線,生成配置文件和時序報告等信息。當時序能滿足約束條件時,就可以利用配置文件進行下載。如果時序不能滿足約束,可通過軟件報告時序文件來確認關鍵路徑,進行時序優(yōu)化�？梢酝ㄟ^修改約束條件,或者修改RTL代碼來滿足要求。 需要轉換的代碼 存儲單元 存儲單元是必須進行代碼轉換的,ASIC中的存儲單元通常用代工廠所提供的Memory Compiler來定制,它可以生成.gsp、.v等文件。.v文件只用來做功能仿真,通常不能綜合。而最后流片時,只需將標準提供給代工廠。如果直接將ASIC代碼中的存儲單元作為FPGA的輸入,通常綜合器是綜合不出來的,即使能綜合出來,也要花費很長時間,并且資源消耗多、性能不好。而FPGA廠商其實已經(jīng)提供了經(jīng)過驗證并優(yōu)化的存儲單元。因此存儲單元要進行代碼轉換。 時鐘單元 數(shù)字電路中,時鐘是整個電路最重要、最特殊的信號。在ASIC中,用布局布線工具來放置時鐘樹,利用代工廠提供的PLL進行時鐘設計。FPGA中通常已經(jīng)配置一定數(shù)量的PLL宏單元,并有針對時鐘優(yōu)化的全局時鐘網(wǎng)絡,一般是經(jīng)過FPGA的特定全局時鐘管腳進入FPGA內部,后經(jīng)過全局時鐘BUF適配到全局時鐘網(wǎng)絡的,這樣的時鐘網(wǎng)絡可以保證相同的時鐘沿到達芯片內部每一個觸發(fā)器的延遲時間差異是可以忽略不計的。因此時鐘單元也是需要進行轉換的。 增加流水 由于實現(xiàn)結構上的不同,FPGA器件內部的單元延時遠大于ASIC的基本門單元延時。導致在同樣設計的情況下,ASIC可以滿足其時序,而FPGA有可能無法滿足。為了驗證的需要,修改ASIC代碼實現(xiàn)FPGA原型時,對ASIC實現(xiàn)的流水結構在FPGA實現(xiàn)時需要適當增加流水。比如在一個很長的組合邏輯路徑中加入寄存器。如圖1所示。  圖1 增加流水 同步設計 在FPGA設計中,同步設計是應該遵循的重要原則。異步設計容易導致電路處于亞穩(wěn)態(tài),產(chǎn)生毛刺。當從ASIC設計轉向FPGA設計時,應該進行仔細的同步。具體體現(xiàn)在主時鐘選取、功能模塊的統(tǒng)一復位、同步時序電路設計。 在FPGA設計中要使用時鐘使能代替門控時鐘。在ASIC的設計中,為了減少功耗,使用門控時鐘(clock gating),門控時鐘的結構如圖2所示。當寫有效時,數(shù)據(jù)才寫進存儲器,那么只有寫有效時,寄存器才會發(fā)生翻轉,這樣可以減少功耗。  圖2 門控時鐘示意圖 由于設計的異步特性,對于FPGA來說,使用這種門控時鐘容易產(chǎn)生毛刺,導致數(shù)據(jù)不正確。所以在FPGA設計中,使用有使能信號的電路來替換門控時鐘電路�？梢栽诩拇嫫髑懊婕由螹UX來實現(xiàn)時鐘使能信號,如圖3所示。現(xiàn)在的FPGA廠商則提供可以直接有使能,同步SET和RESET引腳的寄存器,如圖4所示。  圖3 用MUX生成時鐘使能信號 |
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