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關(guān)鍵字 DDR,讀眼圖,寫眼圖,模板,示波器
摘要 現(xiàn)在不論做主板設(shè)計或測試的工程師,還是做內(nèi)存或DDR芯片設(shè)計或測試的工程師都會面臨這樣一個問題：如何能夠分離出“讀”和“寫”眼圖以發(fā)現(xiàn)有無信號品質(zhì)問題？因為簡單測試一段波形很難確定你的設(shè)計或產(chǎn)品是否滿足規(guī)范要求。而因為DDR的數(shù)據(jù)總線信號存在三態(tài),“讀”時序和“寫”時序不同的情況,我們很難直接用示波器把“讀”眼圖和“寫”眼圖分離出來。本文根據(jù)自己設(shè)計的DDR“讀”“寫”分離軟件,介紹一種把“讀”眼圖和“寫”眼圖分離開的方法,并創(chuàng)新地引入模板測試的方法。
DDR 1&2&3總線概覽 DDR全名為Double Data Rate SDRAM ,簡稱為DDR�，F(xiàn)在DDR技術(shù)已經(jīng)發(fā)展到了DDR 3,理論上速度可以支持到1600MT/s。DDR總線走線數(shù)量多,速度快,操作復(fù)雜,探測困難,給測試和分析帶來了巨大的挑戰(zhàn)。 DDR本質(zhì)上不需要提高時鐘頻率就能加倍提高SDRAM的速度,它允許在時鐘的上升沿和下降沿讀出數(shù)據(jù),因而其速度是標(biāo)準(zhǔn)SDRAM的兩倍。至于地址與控制信號則與傳統(tǒng)SDRAM相同,仍在時鐘上升沿進行數(shù)據(jù)判斷。 目前,許多計算機使用時鐘頻率為533MHz的DDR2內(nèi)存,更先進的DDR2內(nèi)存正在日益普及,它的時鐘頻率在400 MHz-800 MHz之間,新的DDR3內(nèi)存的時鐘頻率則可以工作在800MHz-16OOMHz之間。DDR3內(nèi)存芯片還有另外一個長處：更低的能耗,它的運行電壓是1.5伏,低于DDR2內(nèi)存芯片的1.8伏和DDR1內(nèi)存芯片的2.5伏。在使用電池的設(shè)備中能夠延長電池續(xù)航時間,因為能耗低,產(chǎn)生的熱量也就少,從而對冷卻的要求也就低一些。 DDR 2&3幾個新增特性的含義是：ODT（ On Die Termination）,DDR1 匹配放在主板上,DDR2&3把匹配直接設(shè)計到DRAM芯片內(nèi)部,用來改善信號品質(zhì)。OCD(Off Chip Driver)是加強上下拉驅(qū)動的控制功能,通過減小DQS與/DQS(DQS是數(shù)據(jù)Strobe,源同步時鐘,數(shù)據(jù)的1和0由DQS作為時鐘來判斷) Skew(時滯)來增加信號的時序容限（Timing Margin）。Posted CAS是提高總線利用率的一種方法。AL（Additive Latency）技術(shù)是相對于外部CAS,內(nèi)部CAS執(zhí)行一定的延時。  圖1是DDR總線的體系結(jié)構(gòu)。其中DQS是源同步時鐘,在接收端使用DQS來讀出相應(yīng)的數(shù)據(jù)DQ,上升沿和下降沿都有效。DDR1總線,DQS是單端信號,而DDR2&3, DQS則是差分信號。DQS和DQ都是三態(tài)信號,在PCB走線上雙向傳輸,讀操作時,DQS信號的邊沿在時序上與DQ的信號邊沿處對齊,而寫操作時,DQS信號的邊沿在時序上與DQ信號的中心處對齊,參考圖2,這就給測試驗證帶來了巨大的挑戰(zhàn)：把“讀”信號與“寫”信號分開是非常困難的！  圖2中,Addr/Cmd Bus意思是地址/命令總線,都是時鐘的上升沿有效,其中命令由：/CS(片選),/RAS, /CAS,/WE（寫使能）決定,比如：“讀”命令為：LHLH,“寫”命令為：LHLL等。操作命令很多,主要是NOP（空超作）,Active（激活）,Write,Read,Precharge (Bank關(guān)閉),Auto Refresh或Self Refresh（自動刷新或自刷新）等（細(xì)節(jié)請參考：Jedec規(guī)范JESD79）。Data Bus是數(shù)據(jù)總線,由DQS的上升沿和下降沿判斷數(shù)據(jù)DQ的0與1。 DDR 1&2&3總線的信號完整性測試 DDR總線PCB走線多,速度快,操作時序復(fù)雜,很容易出現(xiàn)失效問題,為此我們經(jīng)常用示波器進行DDR總線的信號完整性測試和分析,通常的測試內(nèi)容包括： 1,命令信號的波形和時序參數(shù)：需要測試/RAS,/CAS,/WE,/CS的信號品質(zhì),如Vmax（最大電壓值）,Vmin（最小電壓值）,Slew Rate（斜率）,Ringback(回溝)等;還需要測試相對于時鐘邊沿的Setup Time（建立時間）和Hold Time（保持時間）。測試相對于時鐘邊沿的建立時間和保持時間時,需要注意參考電平的位置和最差情況波形的捕獲。如圖3的/CS建立時間和保持時間的測試就沒有測試出最差的建立時間和保持時間值,為此,我們需要用眼圖累積的方式設(shè)法找到最差情況下的建立時間和保持時間。  2,地址信號的波形和時序參數(shù)：測試內(nèi)容和測試方質(zhì)和相對于時鐘邊沿的建立時間和保持時間的測試。 3,時鐘信號的波形和抖動參數(shù)：測試建議用差分探頭。波形參數(shù)包括overshoot（過沖）,undershoot（下沖）,Slew Rate（斜率）或Rise Time（上升時間）和Fall Time（下降時間）,高低時間和Duty Cycle（占空比失真）等。時鐘抖動一般只是測試Cycle-Cycle Jitter（周期到周期抖動）,但是當(dāng)速率超過533MT/s的DDR2&3時,則測試內(nèi)容相當(dāng)多,不可忽略,下表1是DDR2 667的規(guī)范參數(shù)。這些抖動參數(shù)的測試需要用專用軟件實現(xiàn),比如Agilent的N5413A DDR2時鐘表征工具。  4,速據(jù)信號的波形和時序參數(shù)：DQS（源同步時鐘）和DQ（數(shù)據(jù)）波形參數(shù)與命令地址測試類似,測試起來比較簡單,但是探測卻比較復(fù)雜和困難。DDR1,DQS是單端信號,可以用單端探頭測試,DDR2&3 DQS則是差分信號,建議用差分探頭測試,減小探測難度。DQS和DQ的時序關(guān)系,即相對的在不同操作條件下的建立時間和保持時間關(guān)系則非常復(fù)雜,分析比較困難,圖4是實際捕獲的DDR2 533 DQS和DQ的波形。從圖中可以看出DQS和DQ的三態(tài)(Tri-state)特征,讀數(shù)據(jù)（Read Burst）和寫數(shù)據(jù)（Write Burst）的DQS和DQ的相對時序特征。在我們測試時,只是捕獲了這樣的波形,然后測試出在“讀”“寫”操作時的建立時間和保持時間參數(shù)是不夠的,因為數(shù)據(jù)碼型是變化的,猝發(fā)長度也是變化的,只測了幾個時序參數(shù)很難覆蓋各種情況,更難測出最差情況。很多工程師花了一周去測試DDR,仍然測不出問題的關(guān)鍵點就在此處。因此我們應(yīng)該用眼圖的方式去測試DDR的讀寫時序,確保反映整體時序情況和捕獲最差情況下的波形,最好能夠套用串行數(shù)據(jù)的分析方法,調(diào)用模板幫助判斷。 |
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