利用MATLAB/Simulink和DSP Builder工具進(jìn)行基于FPGA的DSP設(shè)計(jì)需要進(jìn)行一系列的仿真。在Simulink中設(shè)計(jì)的模型首先要在Simulink中仿真,不僅是驗(yàn)證模型的正確性,而且因?yàn)橛糜贛odelSim仿真的TestBench文件中的輸入信號(hào)激勵(lì)是由SignalCompiler根據(jù)Simulink的仿真結(jié)果產(chǎn)生,并且只有仿真后利用SignalCompiler轉(zhuǎn)換產(chǎn)生的VEC文件才有效。在Simulink中完成仿真驗(yàn)證后,使用SignalCompiler將模型進(jìn)行設(shè)計(jì)轉(zhuǎn)換。
對(duì)于設(shè)計(jì)轉(zhuǎn)換后產(chǎn)生的VHDL文件,必須進(jìn)行RTL級(jí)仿真。因?yàn)镾imulink中模型仿真是算法級(jí)的,而生成的VHDL描述是RTL級(jí)的,兩者描述的情況可能不完全符合,因此需要對(duì)生成的RTL級(jí)VHDL代碼進(jìn)行功能仿真。仿真可通過在ModelSim中運(yùn)行轉(zhuǎn)換過程所生成的Tcl腳本文件。最后可以利用轉(zhuǎn)換過程生成的VEC文件,在Quartus II軟件中進(jìn)行時(shí)序仿真。本設(shè)計(jì)對(duì)上述建模的語音編碼器完成了仿真,Simulink的仿真結(jié)果與ModelSim的仿真結(jié)果基本一致,表明兩者描述相符合;Quartus II的時(shí)序仿真結(jié)果表明所設(shè)計(jì)的語音編碼器達(dá)到了預(yù)期的結(jié)果。
3.4 編解碼器模塊在SoPC系統(tǒng)中的綜合
編碼器模型在Quartus II綜合和編譯后,可以使用SOPC Builder將其作為外圍設(shè)備添加到Nios II系統(tǒng)中。SignalCompiler生成的PTF配置文件可用于將設(shè)計(jì)自動(dòng)地輸給SOPC Builder工具。所設(shè)計(jì)的編碼器出現(xiàn)在SOPC Builder的模塊池中,將其添加到所創(chuàng)建的系統(tǒng)中即可。所建SoPC系統(tǒng)元件頁如圖5所示,圖5中只列出了語音記錄系統(tǒng)的一部分組件。利用SOPC Builder即可生成一個(gè)完整的系統(tǒng),最后生成編程文件,進(jìn)行硬件的下載,完成G.726語音編碼器在SoPC中的設(shè)計(jì)。
圖5 SoPC系統(tǒng)元件頁
由于DSP Builder中的DSP基本模塊以算法級(jí)的描述出現(xiàn),而且采用Simulink圖形化界面,因此設(shè)計(jì)非常直觀,實(shí)現(xiàn)了自頂向下的開發(fā)流程。與傳統(tǒng)DSP開發(fā)相比,大大縮短了創(chuàng)建DSP設(shè)計(jì)的硬件的開發(fā)周期。設(shè)計(jì)的編解碼器可作為Nios II系統(tǒng)的外圍設(shè)備,通過SOPC Builder很方便地綜合到SoPC系統(tǒng)中。同時(shí),由于設(shè)計(jì)是在基于FPGA的SoPC上實(shí)現(xiàn),因此可以根據(jù)實(shí)際需求更改設(shè)計(jì),對(duì)系統(tǒng)進(jìn)行重配置,具有很高的靈活性。本G.726語音編解碼器的性能基本上達(dá)到了設(shè)計(jì)要求。
